بررسی و تحلیل تاثیر معماری های مختلف مسیریابی در fpgaها در تاخیر ناشی از اتصالات میانی

تراشه های fpga المان های نیمه هادی هستند که بعد از تولید یا طراحی قابلیت تغییر در پیکربندی را دارند. آن ها می توانند هر تابع منطقی را که asic ها پیاده سازی می کنند، اجرا کنند. از جمله چالش های مطرح در طراحی معماری fpga ها افزون بودن توان مصرفی، تاخیر و سطح اشغالی تراشه در آن ها نسبت به asic ها می باشد. در این پایان نامه ما ابتدا به ارائه دیدی کلی از fpga ها خواهیم پرداخت. سپس به انواع معماری های رایج fpga ها اشاره خواهیم نمود. در این مقطع تاکید ما بیشتر بر انواع معماری های مسیریابی fpga ها خواهد بود. زیرا همان طور که بعدا به تفصیل شرح داده خواهد شد منابع مسیریابی بزرگترین عامل در اتلاف توان و ایجاد تاخیر و سطح اشغالی در fpga ها به شمار می آیند. همچنین مروری اجمالی بر روش های پیشنهادی جهت بهبود کارایی منابع مسیریابی در fpga ها خواهیم داشت و روش های ارائه شده در این راستا از جمله روش بافرگذاری را معرفی و شرح خواهیم داد. در ادامه، به بررسی جامع اثر بخش بندی سیمی در کارایی fpga ها خواهیم پرداخت و سرانجام تکنیکی برای ارتقاء کارایی fpga ها با تکیه بر بهینه سازی بخش بندی های سیمی ارائه خواهیم نمود. با پیاده سازی ساختار پیشنهادی در تکنولوژی 32 نانومتر توان مصرفی 42%، سطح اشغالی تراشه 20%، مینیمم عرض کانال 27%، حاصل ضرب توان مصرفی- تاخیر 39% و حاصل ضرب توان مصرفی- تاخیر- سطح اشغالی 53% هر کدام کاهش یافتند. در بخش دیگری از تحقیقات، برای کاهش تاخیر در اتصالات میانی fpga ها از پیاده سازی روش بافرگذاری استفاده می کنیم. با پیاده سازی روش بهینه سازی پیشنهادی تاخیر ناشی از منابع مسیریابی در fpga ها در تکنولوژی 45 نانومتر حدود 20% بهبود می یابد.